微电子封装技术大大促进了MCM的发展和推广应用。下面是小编整理的电子封装技术论文，希望你能从中得到感悟!
电子封装技术论文篇一
论微电子封装技术的发展趋势
【摘 要】本文论述了微电子封装技术的发展历程，发展现状和发展趋势，主要介绍了几种重要的微电子封装技术，包括：BGA 封装技术、CSP封装技术、SIP封装技术、3D封装技术、MCM封装技术等。
【关键词】微电子技术;封装;发展趋势
一、微电子封装的发展历程
IC封装的引线和安装类型有很多种，按封装安装到电路板上的方式可分为通孔插入式TH和表面安装式SM，或按引线在封装上的具体排列分为成列、四边引出或面阵排列。微电子封装的发展历程可分为三个阶段：第一阶段：上世纪70 年代以插装型封装为主，70 年代末期发展起来的双列直插封装技术DIP。第二阶段：上世纪80年代早期引入了表面安装SM封装。比较成熟的类型有模塑封装的小外形SO和PLCC 型封装、模压陶瓷中的Cerquad、层压陶瓷中的无引线式载体LLCC和有引线片式载体LDCC。PLCC，Cerquad，LLCC和LDCC都是四周排列类封装， 其引线排列在封装的所有四边。第三阶段：上世纪90 年代，随着集成技术的进步、设备的改进和深亚微米技术的使用，LSI，vLSI，uLSI相继出现， 对集成电路封装要求更加严格，i/o引脚数急剧增加， 功耗也随之增大， 因此， 集成电路封装从四边引线型向平面阵列型发展，出现了球栅阵列封装BGA，并很快成为主流产品。
二、新型微电子封装技术
一焊球阵列封装BGA
阵列封装BGA是世界上九十年代初发展起来的一种新型封装。BGA封装的i/o端子以圆形或柱状焊点按阵列形式分布在封装下面，BGA技术的优点是：i/o引脚数虽然增加了，但引脚间距并没有减小反而增加了，从而提高了组装成品率;虽然它的功耗增加，但BGA能用可控塌陷芯片法焊接，从而可以改善它的电热性能;厚度和重量都较以前的封装技术有所减少;寄生参数减小，信号传输延迟小，使用频率大大提高;组装可用共面焊接，可靠性高。
这种BGA的突出的优点：1.电性能更好：BGA用焊球代替引线，引出路径短，减少了引脚延迟、电阻、电容和电感;2.封装密度更高;由于焊球是整个平面排列，因此对于同样面积，引脚数更高。例如边长为31mm的BGA，当焊球节距为1mm时有900只引脚，相比之下，边长为32mm，引脚节距为0.5mm的qfp只有208只引脚;3.BGA的节距为1.5mm、1.27mm、1.0mm、0.8mm、0.65mm和0.5mm，与现有的表面安装工艺和设备完全相容，安装更可靠;4.由于焊料熔化时的表面张力具有“自对准”效应，避免了传统封装引线变形的损失，大大提高了组装成品率;5.BGA引脚牢固，转运方便;6.焊球引出形式同样适用于多芯片组件和系统封装。因此，BGA得到爆炸性的发展。BGA因基板材料不同而有塑料焊球阵列封装pBGA，陶瓷焊球阵列封装cBGA，载带焊球阵列封装tBGA，带散热器焊球阵列封装eBGA，金属焊球阵列封装mBGA，还有倒装芯片焊球阵列封装fcBGA。PQFP可应用于表面安装，这是它的主要优点。
二芯片尺寸封装CSP
CSPchip scalepackage封装，是芯片级封装的意思。CSP封装最新一代的内存芯片封装技术，其技术性能又有了新的提升。CSP封CSP封装装可以让芯片面积与封装面积之比超过1：1.14，已经相当接近1：1的理想情况，绝对尺寸也仅有32平方毫米，约为普通的BGA的1/3，仅仅相当于tSOp内存芯片面积的1/6。与BGA封装相比，同等空间下CSP封装可以将存储容量提高三倍。
芯片尺寸封装CSP和BGA是同一时代的产物，是整机小型化、便携化的结果。LSI芯片封装面积小于或等于LSI芯片面积120%的封装称为CSP。由于许多CSP采用BGA的形式，所以最近两年封装界权威人士认为，焊球节距大于等于lmm的为BGA，小于lmm的为CSP。由于CSP具有更突出的优点：1.近似芯片尺寸的超小型封装;2.保护裸芯片;3.电、热性优良;4.封装密度高;5.便于测试和老化;6.便于焊接、安装和修整更换。
一般地CSP，都是将圆片切割成单个IC芯片后再实施后道封装的，而wlCSP则不同，它的全部或大部分工艺步骤是在已完成前工序的硅圆片上完成的，最a后将圆片直接切割成分离的独立器件。CSP封装内存芯片的中心引脚形式有效地缩短了信号的传导距离，其衰减随之减少，芯片的抗干扰、抗噪性能也能得到大幅提升。CSP技术是在电子产品的更新换代时提出来的，它的目的是在使用大芯片芯片功能更多，性能更好，芯片更复杂替代以前的小芯片时，其封装体占用印刷板的面积保持不变或更小。
wlCSP所涉及的关键技术除了前工序所必须的金属淀积技术、光刻技术、蚀刻技术等以外，还包括重新布线RDL技术和凸点制作技术。通常芯片上的引出端焊盘是排到在管芯周边的方形铝层，为了使WLP适应了SMt二级封装较宽的焊盘节距，需将这些焊盘重新分布，使这些焊盘由芯片周边排列改为芯片有源面上阵列排布，这就需要重新布线RDL技术。
三、微电子封装技术的发展趋势
微电子封装技术是90年代以来在半导体集成电路技术、混合集成电路技术和表面组装技术SMt的基础上发展起来的新一代电子组装技术。多芯片组件MCM就是当前微组装技术的代表产品。它将多个集成电路芯片和其他片式元器件组装在一块高密度多层互连基板上，然后封装在外壳内，是电路组件功能实现系统级的基础。CSP的出现解决了KGD问题，CSP不但具有裸芯片的优点，还可象普通芯片一样进行测试老化筛选，使MCM的成品率才有保证，大大促进了MCM的发展和推广应用。目前MCM已经成功地用于大型通用计算机和超级巨型机中，今后将用于工作站、个人计算机、医用电子设备和汽车电子设备等领域。
四、结束语
从以上介绍可以看出，微电子封装，特别是BGA、CSP、SIP、3D、MCM 等先进封装对SMt的影响是积极的，当前更有利于SMt的发展，将来也会随着基板技术的提高，新工艺、新材料、新技术、新方法的不断出现，促进SMt向更高水平发展。
电子封装技术论文篇二
微电子封装金丝倒装键合的微织构、组织及性能
【摘要】 采用EBSD取向成像技术 研究 了各工艺参数功率、载荷、超声作用时间对倒装键合组织及微织构的 影响，并与对应的剪切性能值进行比较。结果表明，功率的影响最显著，它可在增大形变量的同时提高键合强度;负荷加大形变量，但提高界面结合强度的效果不显著;超声持续的时间不明显提高形变量，但能在一定程度上提高界面强度。超声是通过软化金属，加强界面扩散的方式提高键合强度;超声的存在使取向变化的速度变慢。
【关键词】 金 倒装键合 EBSD 微织构
Microtextures, microstructures and properties of Au flip
Abstract: The effects of different bonding parameters on the deformation, microstructures and microtextures of gold flip chip bonds were analyzed using EBSD technique and compared with theshear test properties. Results indicated that the power increased both deformation and interface bondability; Load increased mainly deformation but less improved bondability. Duration ofultrasonic vibration enhanced bondability but less affected deformation amount. The effect of ultrasonic vibration is the softening of metals and the strengthening of diffusion through grainboundaries, but it reduced the orientation changes.
Key words: gold; flip chip bonding; EBSD; microtexture
引言微 电子 封装中超声键合工艺参数对键合强度的影响已有大量研究[1-3]，一般认为影响其键合强度的主要因素是超声功率、键合压力和键合时间。由于这些参数主要通过改变金丝球与芯片焊盘间界面上的摩擦行为而起作用，必然会引起焊点组织及织构的变化，这些变化到 目前尚不清楚。此外，金丝球键合与倒装键合形变方式与形变量都有很大差异，其形变组织与微织构就会不同，它们也会影响焊点强度、刚度、电阻率和组织稳定性。织构的不同会影响弹性模量及拉拔时的界面强度、晶体缺陷的多少一方面产生加工硬化，提高强度，另一方面影响电阻;含大量晶体缺陷的组织是热力学不稳定的，可加速原子的扩散，也会造成后续时效时软化速度的不同。倒装键合的受力状态和应变速率都与常规的低应变速率下的单向均匀压缩不同，键合过程中会有一系列的微织构变化。本文分析 了功率、负荷、时间对形变组织和取向变化的影响;另外通过剪切力试验，对比了各参数对键合强度的影响区别;讨论了金丝球凸点键合与倒装键合形变组织及微织构的最大差异。
1样品制备
试验样品为直径为1 mil25?4 μm键合金丝，经电子火花EFO形成金丝球，再经过Eagle60?XL金丝球键合机形成金丝球凸点，倒装焊点是在AD819?11TS焊接机上形成的。各种焊点均采用树脂镶样，然后经过磨样、机械抛光，最后采用离子轰击的 方法 达到EBSD试验样品要求。利用高分辨场发射扫描电镜ZEiss Suppra 1530及HKL?Channel 5EBSD系统进行取向成像分析。
2结果及分析
2?1超声功率的影响图1a为不同超声功率下样品的形变量和性能的关系曲线。可见功率由0?2 W增大到0?7 W后，因功率增大而导致的键合样品形变量增加~20%，总形变量达70%。性能也由无功率时的不能键合增加到2400gf注：这是几个样品的总值，并且未出现下降。图2为各样品的取向成像，红色为〈111〉‖压缩轴的取向，黄色为〈100〉取向，蓝色为〈110〉取向。前两种主要是原始取向，后者是压缩变形的稳定取向。组织形貌显示，原始柱状晶被完全压扁。〈110〉区域明显增多。图1b为各样品不同织构的定量结果，可见，因超声软化作用提高形变量使〈110〉增加约12?5%。形变不均匀性还表现在两侧的形变量明显小。图1不同超声功率下样品的形变量和性能的关系曲线a及对取向的影响b
图2不同功率下样品的取向成像; 红色:〈111〉,黄色〈100〉;蓝色〈110〉
2?2载荷的影响图3a为不同载荷下样品的形变量及性能变化的曲线。可见，负荷从800 gf增至1600gf时，形变量只增加7%，增加幅度较小，不如功率的影响大。性能变化不大，有微弱的先增加后减小的趋势。由于形变量增加就不大，所以还不能说，形变量影响小。与图1的性能数据相比，还未达到最佳键合强度。即使形变量达到70%，也难以达到提高超声作用的效果。图4给出不同载荷下样品的取向成像。也明显看出，载荷变化的范围小，形变量变化也不大，形变组织比较相似。从定量数据看图3b，〈110〉织构含量在下降。这应属于波动。组织上的另一特点是，下侧中心部位为原始金凸点的尾部，即自由球下的热影响细晶区。倒装键合时，该部位所受变形量最大，这也是要键合的界面，因此，大量的晶体缺陷会促进扩散键合。与文献 3数据相比，本实验所用力是很大的。图3载荷对形变量、剪切强度a及织构百分数b的影响
图4不同载荷下键合样品的取向成像
2?3超声作用时间的 影响 图5a给出不同超声作用时间对形变量及键合强度的影响。在实验所用的最短超声作用时间100 ms，形变量也达到62%，时间增至500 ms后，形变量只增加2%。值得注意的是，界面键合强度却增加了1650-1400=250 g;而改变负荷时，形变量增加7%，键合强度只在100gf内波动。所以，超声作用时间对界面键合强度的影响比载荷更大。说明，加速界面附近原子扩散能力更关键。图6给出不同超声作用时间下样品取向成像。图5b给出定出的织构组分量。因形变量几乎没有变化，该图〈110〉不断增加应是波动。因形变量已很大，超声时间延长主要表现在界面键合强度的提高，组织上是反映不出来的。这与小变形量的金丝键合不同。
3结论
采用EBSD取向成像技术检测不同工艺参数对金丝倒装键合焊点的形变组织与微织构主要结论如下：1 三个工艺参数中，功率及载荷对形变组织影响更显著，而功率和超声时间对键合强度影响更显著。原因是超声波激活了原子，加速扩散。2 倒装键合时形变也是不均匀和不对称的。原凸点尾巴处形变量最大，原始组织也最细，细晶及大量位错缺陷促进界面扩散，有利于键合。两侧边缘的形变量小。3与金丝球键合相比，最大的差异是大形变下，晶粒被压扁，〈110〉取向的出现。
【 参考 文献 】
[1]Qi J, Hung N C, Li M, et al. Effect of process parameters on bondability in ultrasonic ball bonding [J]. Scripta Materialia, 200654：293-297.
[2]Pang C C, Hung K Y, Sham M L. High Frequency thermosonic flip chip bonding for gold to gold interconnection [C]. IEEE 2004 Electronic Components and Technology Conference, 2004, 1461-1465.
[3]Luk C F，Chan Y C，Hung K C. Development of Gold to Gold Interconnection Flip Chip Bonding for Chip On Suspension Assemblies [J]. Microeletronics reliability，200212：381-389.
[4]Jeon I，Chung Q. The study on failure mechanisms of bond pad metal peeling：Part B?Numerical analysis [J]. Microelectronics Reliability, 200343：2055-2064.
[5]Rooney D T, Nager D, GEiger D, et al. Evaluation of wire bonding performance, process conditions, and metallurgical integrity of chip on board wire bonds [J]. Microelectronics reliability,200545：379-390.
